Підвищення продуктивності ведичного множника за допомогою FinFET

Попит на швидкі й ефективні програми DSP («цифрової обробки сигналів») у реальному часі зріс у результаті швидкого розвитку технологій. Одним із фундаментальних математичних процесів, необхідних будь-якій програмі, є множення. Vedic Multiplier можна використовувати у багатьох сферах обробки зображень і DSP, зокрема кілька варіантів оригінальних топологій Vedic Multiplier, які покращують швидкість і продуктивність. Метою статті є розробка ведичного помножувача в технології MOSFET і FinFET і зменшення потужності та часу розробки. Для зменшення затримки та потужності розроблено три різні технології суматора: «GDI», «Dual Domino Rail Adder» і «Traditional adder». Технологія GDI має кращу продуктивність, наприклад меншу потужність, затримку та кількість транзисторів, тому використання технології GDI використовується як логіка для проектування як повного суматора, напівсуматора та вентиля І. Для проектування 2-розрядного множника та отримання часткового добутку знадобилося чотири вентилі І та два напівсуматори. Пізніше за допомогою 2-розрядного множника та 4-бітового суматора переносу пульсацій відображається 4-бітовий помножувач, а за допомогою конструкції 4-бітного множника відображається 8-бітний множник. Запропонована конструкція розроблена за технологією MOSFET і FinFET, оскільки технологія FinFET споживає меншу потужність і затримку через менший витік, вищі струм стоку та продуктивність. Завдяки використанню технології FinFET загальна продуктивність становитиме 433,05 мВт, час затримки - 0,981 нс, відповідно для MOSFET 657,65 мВт і 1,367 нс.